もうベタなRTL設計やC設計はしたくない!? 新しい論理回路設計の処理系を開発したり使ったりする方法について話す会です. FPGA等に搭載される論理回路の設計にはRTLと呼ばれるタイプの言語やC言語が使われることが多いですが，ソフトウェアの業界の経験も踏まえ，より使いやすい言語処理系を作ろうとする試みが各所で行われています．

今回はLLVMの成功を追いかけて高位合成にも中間言語を導入しようとする試みであるIroha, OSとFPGAを同時に設計してスケーラブルな分散データベースを実現しようとするRaphine Projectの紹介を中心としていくつかのトピックに関して発表と議論をおこないます.

セッション内容

注意: 発表順序は調整中です．変更がある可能性があります

19:00pm: 開会

19:00pm: 高位合成の世界のLLVMを目指して - 中間言語処理系Iroha : たばた

前回の高位合成友の会ではLLVMを利用した処理系の発表が複数あり、処理系の開発者達の間でも高位合成のためのLLVM的なものが欲しいよねという意見が多く出ました。 それらの意見に基づき開発を行ってきた中間言語の処理系Iroha (Intermediate Representation Of Hardware Abstraction)の概要について発表します。 (参考 https://github.com/nlsynth/iroha )

19:30pm: SystemView, Xilinx高位合成toolと連携するESLの設計ツールの紹介:ラミィ、サンディープ

XilinxのIPベースの設計ツールIPIを拡張して、複数のFPGA, X86プロセッサを含むESLレベルの設計ができるツールSystemViewの紹介を創業者サンディープが行います。

(参考 http://www.systemviewinc.com/)

19:50pm: Irohaを使ってみた話 : ikwzmさん

RubyからIroha形式を出力するIroha for Rubyおよびそれを用いた回路設計について発表します。

(参考 https://github.com/ikwzm/iroha-ruby )

20:10pm: 自作 NIC, OS による低遅延Ethernetの構築と応用 : 関さん，粟本さん，包さん

IPAの未踏事業において開発が行われている「FPGAを活用したスケーラブルな高速分散データベースの開発」について現時点での内容について発表を行います。

(参考 http://www.ipa.go.jp/jinzai/mitou/2016/gaiyou_s-3.html )

20:40pm: ソフトウェア楽器をハード化するプロジェクト sigboost の現状報告 : 青木さん

ソフトウェア楽器をハード化するプロジェクト sigboostの最近の進捗について発表します。

(参考 http://sigboost.audio/ )

20:50pm Go言語からVHDL/VerilogHDL作ってみる話 : みよし(@miyox)

GoogleのGo言語からVHDL/VerilogHDLを作る試みをはじめました．まだまだ制約は多いのですが，多値の返り値，goroutine，チャネルを取り扱える簡単な仕組みを試してみました．

入場方法

その他