もうベタなRTL設計はしたくない!?

この会は，新しい論理回路設計の処理系を開発したり使ったりする方法について話す会です．

FPGA等に搭載される論理回路の設計には，RTL(Register Transfer Level)の設計言語が使われることが一般的です．その一方で，ソフトウェアの業界の経験も踏まえ，より使いやすい言語処理系を作ろうとする試みが各所で行われています． RTLより抽象度の高い表現での論理回路設計を可能にする言語が高位合成言語，その処理系が高位合成処理系と呼ばれています．

この会では高位合成処理系の開発者，開発をしてみたいエンジニアによる設計思想と機能の説明に基づき，今後の方向性について議論と妄想を深めることを目指します．

セッション内容

注意: 発表順序は調整中です．変更がある可能性があります

18:00pm: 開会

18:10pm: オブジェクト指向スクリプト言語による高位合成処理系Neon Light: たばたさん

書きやすい高位合成のためにオブジェクト指向スクリプト言語を用いた処理系Neon Lightを開発しています。今回はスレッドやチャンネル、メンバーオブジェクトへの操作などの言仕語様と、それらがどのような回路に合成されるかを中心に説明します。当日は脱線も含めて色々なツッコミと議論を期待しています。発表スライド

18:40pm: 「Polyphony 〜Pythonベースの高位合成コンパイラ〜」と余談: (有) シンビー 片岡さん/鈴木さん

PolyphonyはPythonので書かれたアルゴリズムをHDLに変換する高位合成コンパイラです。ハードウェア的な概念を意識しないでPythonでハードウェアを書くことが主な目的です。現状どういったことができるのか、またこれからの開発の方向性についてお話しします。発表スライド

19:10pm: LLVMを用いたFortranベースの高位合成ツールFortRockの開発: 山下さん

LLVMを用いてFortranベースの高位合成ツールFortRockの開発しています．LLVMを利用して高位合成ツールを開発する際の実装方法や，FortRockの現状と今後についてなどをお話させて頂きます．発表スライド

19:40pm: Synverll: ひでみさん

C言語をVerilog HDLに変換するLLVMを使用した高位合成処理系Synverllの開発しています。Synverllのコンセプト？(いまさらC言語からVerilog HDLなのか？とか)、使い方、ロードマップを示しながら手を抜いて楽してFPGAで遊べるようなお話ができれば幸いです。発表スライド

20:10pm: Syntehsijerの進捗報告とSynthesijer.Scalaの紹介 : みよし

入力言語としてJavaを採用した高位合成処理系Synthesijerの開発状況を紹介し，よりJavaらしいコードをハードウェア上に実装するための取り組みについて紹介します．また，Synthesijerのバックエンドを利用して論理回路設計をするSyntehsijer.Scalaについて紹介します．発表スライド

ディスカッション・LT

• Veriloggen: Pythonによるハードウェアメタプログラミング: NAIST 高前田さん 発表スライド
• 「LチカからのHLS挑戦」: 満田賢一郎さん
• ソフトウェア楽器をハード化するプロジェクト sigboost~の紹介: 筑波大 青木さん
• : ikwzmさん 発表スライド

入場方法

歌舞伎座タワーへは、地下鉄各線の東銀座駅から地下で直結しております。歌舞伎座タワーのエレベータで 7Fスカイロビーで乗り換えて、14Fまでお越しください。14Fについたら廊下を右奥まで進むとドワンゴのセミナールームがあります。

その他

• 会場へは17:30から入ることができます．
• 無線LANと電源はありますが、電源は床埋込み式で Macのアダプタが刺さりません 。電源タップをご持参ください．
• その他、質問や当日の連絡等は，コメントフィードまたは@miyox まで．